Modelsim(HDL語言仿真軟件)是一款hdl語言仿真軟件,支持VHDL和Verilog混合仿真,該版本是最新版的,在功能和仿真方麵都是最優的,不過Modelsim10.2c僅支持64位操作係統,下載包裏麵包含了破解補丁,需要的朋友可以下載使用。
Modelsim 10.2c是業界唯一的單內核支持VHDL和Verilog混合仿真的仿真器。它采用直接優化的編譯技術、Tcl/Tk技術、和單一內核仿真技術,編譯仿真速度快,編譯的代碼與平台無關,便於保護IP核,個性化的圖形界麵和用戶接口,為用戶加快調錯提供強有力的手段,是FPGA/ASIC設計的首選仿真軟件。
· RTL和門級優化,本地編譯結構,編譯仿真速度快,跨平台跨版本仿真;
· 單內核VHDL和Verilog混合仿真;
· 源代碼模版和助手,項目管理;
· 集成了性能分析、波形比較、代碼覆蓋、數據流ChaseX、Signal Spy、虛擬對象Virtual Object、Memory窗口、Assertion窗口、源碼窗口顯示信號值、信號條件斷點等眾多調試功能;
· C和Tcl/Tk接口,C調試;
· 對SystemC的直接支持,和HDL任意混合;
· 支持SystemVerilog的設計功能;
· 對係統級描述語言的最全麵支持,SystemVerilog,SystemC,PSL;
· ASIC Sign off。
· 可以單獨或同時進行行為(behavioral)、RTL級、和門級(gate-level)的代碼。
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